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Electrical Characteristics
2.5.5
2.5.5.1
System Bus Access Timing
Core Data Transfers
Generally, all MSC8126 bus and system output signals are driven from the rising edge of the reference clock (REFCLK). The
REFCLK is the CLKIN signal. Memory controller signals, however, trigger on four points within a REFCLK cycle. Each cycle
is divided by four internal ticks: T1, T2, T3, and T4. T1 always occurs at the rising edge of REFCLK (and T3 at the falling
edge), but the spacing of T2 and T4 depends on the PLL clock ratio selected, as Table 13 shows.
Table 13. Tick Spacing for Memory Controller Signals
Tick Spacing (T1 Occurs at the Rising Edge of REFCLK)
BCLK/SC140 clock
T2
T3
T4
1:4, 1:6, 1:8, 1:10
1:3
1:5
1/4 REFCLK
1/6 REFCLK
2/10 REFCLK
1/2 REFCLK
1/2 REFCLK
1/2 REFCLK
3/4 REFCLK
4/6 REFCLK
7/10 REFCLK
Figure 10 is a graphical representation of Table 13 .
REFCLK
for 1:4, 1:6, 1:8, 1:10
REFCLK
REFCLK
T1
T1
T1
T2
T2
T2
T3
T3
T3
T4
T4
T4
for 1:3
for 1:5
Figure 10. Internal Tick Spacing for Memory Controller Signals
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 15
22
Freescale Semiconductor
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